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一、 主要功能
中子测试项目逻辑设计概述如下：
（1） FPGA检测（根据上位机的“开始检测”指令（通过串口传送））外部输入的随机序列，随机序列的低电平短时间为10ns。
（2） FPGA通过串口与计算机通讯。当接到计算机的“开始检测”指令之后，开始检测输入的随机序列，并将检测结果以直方图统计数据（见备注）的方式通过串口传送给计算机。
（3） （在接到计算机的“开始检测”指令后）当随机输入序列的上升沿到来时，FPGA要给出在以该上升沿的时间为时间节拍的256us时间窗内随机输入序列的上升沿个数。
（4） （在接到计算机的“开始检测”指令后）以随机输入序列的上升沿延时1ms处为时间点，FPGA给出在该时间点的256us时间窗随机输入序列的上升沿个数。
（5） 对两组检测结果（随机输入序列的上升沿和随机输入序列上升沿之后的1ms延时）进行统计，统计出某个检测结果（256us时间内的随机序列的上升沿个数）的次数。
（6） 当上位机发送“停止检测”指令或是要求发送统计结果时，FPGA见统计结果通过串口发送到计算机。
备注：
关于检测结果统计数据的解释：
FPGA对输入随机序列的检测结果为序列上升沿256us时间窗内序列的上升沿个数，为一个数值。结果的数据统计就是统计同一技术结果出现的次数。（入检测结果分别为3,3,2,2,1,1则统计结果为：出现1的次数为2，出现2的次数为2，出现3的次数为2）。
二、 方案概述
逻辑部分方案框图如图1所示。
逻辑部分主要由上升沿检测逻辑、上升沿计数逻辑、PC指令解析逻辑、系统运行逻辑（统计计数逻辑、数据传送逻辑、控制逻辑逻辑）、AD采集部分逻辑五部分组成。随机序列经过上升沿检测逻辑，输出脉冲信号。每有一个上升沿输入，上升沿检测逻辑就输出一个脉冲信号。上升沿检测逻辑输出的脉冲信号经过上升沿计数逻辑对上升沿计数，计数结果为当前时刻256us时间窗内上升沿个数。PC指令解析逻辑对PC机的串口指令进行解析，将解析的指令送到控制逻辑，控制逻辑控制统计计数和数据传送。当解析出开始检测指令时，控制逻辑根据两个检测点时刻（一个检测点为随机输入序列的上升沿，另一个检测点为上升沿延时1ms）使能锁存器对上升沿计数器的计数结果进行锁存，并以该计数值为地址将对应的统计计数器加1。当解析停止检测指令时控制逻辑禁能锁存器和统计计数器。当解析清除指令时，控制逻辑将统计计数器清零。当解析传送数据指令时，控制逻辑将两统计计数器的值分别传送，通过多路选择器分别锁存统计计数器结果，然后启动串口发送逻辑发送锁存器中的数值。
后续将对上升沿计数逻辑、控制逻辑进行概述。
图1逻辑部分方案框图
三、 脉冲计数逻辑
图2脉冲检测计数逻辑
上升沿计数逻辑主要由14bit计数器和脉冲时间节拍计数器组成。CLK250M为系统时钟（250Mhz/4ns），Rstn为系统复位信号，低电平有效。DI信号为上升沿检测到的脉冲信号。输入信号每有一个上升沿脉冲，就输出一个脉冲信号，脉冲信号的脉宽为一个系统时钟周期。DI信号同时输入到14bit计数器和时间节拍计数器记录此时刻。14bit计数器和时间节拍计数器在系统复位时初始化为0。计数器根据时间节拍计数器小值与当前时间节拍差值与时间窗比较来决定计数器是加1、减1、保持原值不变。计数器操作情况如下：
当CLK_D_value<=CLK_Window时计数器保持原值不变。
当Pulse=1时，计数器加1。
当CLK_D_value>CLK_Window时，计数器减1,时间节拍计数器加1。
上升沿计数逻辑中计数器的计数值为256us时间段内输入随机序列上升沿个数。
四、 系统控制逻辑
控制逻辑包括延迟控制逻辑和统计计数逻辑部分和统计数据传送逻辑部分。
系统控制逻辑框图如图3所示。
图3系统控制逻辑框图
脉冲信号被延迟控制逻辑处理之后将相应的触发信号（处理后的脉冲信号）作为脉冲计数逻辑的触发信号及将脉冲计数逻辑采集的时间窗内脉冲个数存入相应的内存地址，其计数器连接在内存模块的地址总线上，每触发一次相应地址上的计数器加1。测量结束时，将内存中的数据传送至串口数据整理逻辑，其会按照8位数据多次发送给串口控制模块，然后传输至PC机。
总计数统计逻辑则是通过统计得到脉冲信号总计数和预延迟与长延迟的总计数，然后传输到串口数据整理逻辑，进行相应处理。
发送统计逻辑框图如图4所示。
图4发送控制逻辑框图
信号说明：
Tx_Test信号为PC指令解析逻辑解析的传送数据指令，脉冲信号，高电平有效。
Complete_Tx信号为串口发送逻辑返回的发送数据完成信号。
当检测到Tx_Test为高电平时，发送控制逻辑通过改变MUX_SEL的电平来分别将两组统计计数器的结果锁存，然后将发送逻辑的使能信号Tx_En拉高，使能串口发送模块。
五、 总结
上述论述了逻辑设计部分的主要逻辑模块，其他逻辑模块不在论述。
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